gpio: aspeed: Rework register type accessors
Use a single accessor function for all register types instead of several spread around. This will make it easier/cleaner to introduce new registers and keep the mechanism in one place. The big switch/case is optimized at compile time since the switch value is a constant. Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org> Reviewed-by: Joel Stanley <joel@jms.id.au> Reviewed-by: Andrew Jeffery <andrew@aj.id.au> Signed-off-by: Linus Walleij <linus.walleij@linaro.org>
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Benjamin Herrenschmidt
Linus Walleij
Родитель
ce397d215c
Коммит
44ddf559d5
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@ -127,12 +127,21 @@ static const struct aspeed_gpio_bank aspeed_gpio_banks[] = {
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},
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};
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#define GPIO_BANK(x) ((x) >> 5)
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#define GPIO_OFFSET(x) ((x) & 0x1f)
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#define GPIO_BIT(x) BIT(GPIO_OFFSET(x))
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enum aspeed_gpio_reg {
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reg_val,
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reg_dir,
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reg_irq_enable,
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||||
reg_irq_type0,
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||||
reg_irq_type1,
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||||
reg_irq_type2,
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||||
reg_irq_status,
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reg_debounce_sel1,
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||||
reg_debounce_sel2,
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||||
reg_tolerance,
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};
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#define GPIO_DATA 0x00
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#define GPIO_DIR 0x04
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#define GPIO_VAL_VALUE 0x00
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#define GPIO_VAL_DIR 0x04
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||||
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#define GPIO_IRQ_ENABLE 0x00
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#define GPIO_IRQ_TYPE0 0x04
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@ -143,6 +152,40 @@ static const struct aspeed_gpio_bank aspeed_gpio_banks[] = {
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#define GPIO_DEBOUNCE_SEL1 0x00
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#define GPIO_DEBOUNCE_SEL2 0x04
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/* This will be resolved at compile time */
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static inline void __iomem *bank_reg(struct aspeed_gpio *gpio,
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const struct aspeed_gpio_bank *bank,
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const enum aspeed_gpio_reg reg)
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{
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switch (reg) {
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case reg_val:
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return gpio->base + bank->val_regs + GPIO_VAL_VALUE;
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||||
case reg_dir:
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return gpio->base + bank->val_regs + GPIO_VAL_DIR;
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||||
case reg_irq_enable:
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||||
return gpio->base + bank->irq_regs + GPIO_IRQ_ENABLE;
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||||
case reg_irq_type0:
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||||
return gpio->base + bank->irq_regs + GPIO_IRQ_TYPE0;
|
||||
case reg_irq_type1:
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||||
return gpio->base + bank->irq_regs + GPIO_IRQ_TYPE1;
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||||
case reg_irq_type2:
|
||||
return gpio->base + bank->irq_regs + GPIO_IRQ_TYPE2;
|
||||
case reg_irq_status:
|
||||
return gpio->base + bank->irq_regs + GPIO_IRQ_STATUS;
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||||
case reg_debounce_sel1:
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||||
return gpio->base + bank->debounce_regs + GPIO_DEBOUNCE_SEL1;
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||||
case reg_debounce_sel2:
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||||
return gpio->base + bank->debounce_regs + GPIO_DEBOUNCE_SEL2;
|
||||
case reg_tolerance:
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||||
return gpio->base + bank->tolerance_regs;
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||||
}
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||||
BUG_ON(1);
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}
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#define GPIO_BANK(x) ((x) >> 5)
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#define GPIO_OFFSET(x) ((x) & 0x1f)
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#define GPIO_BIT(x) BIT(GPIO_OFFSET(x))
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#define _GPIO_SET_DEBOUNCE(t, o, i) ((!!((t) & BIT(i))) << GPIO_OFFSET(o))
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||||
#define GPIO_SET_DEBOUNCE1(t, o) _GPIO_SET_DEBOUNCE(t, o, 1)
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||||
#define GPIO_SET_DEBOUNCE2(t, o) _GPIO_SET_DEBOUNCE(t, o, 0)
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@ -201,27 +244,12 @@ static inline bool have_output(struct aspeed_gpio *gpio, unsigned int offset)
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return !props || (props->output & GPIO_BIT(offset));
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}
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static void __iomem *bank_val_reg(struct aspeed_gpio *gpio,
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||||
const struct aspeed_gpio_bank *bank,
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unsigned int reg)
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{
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||||
return gpio->base + bank->val_regs + reg;
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}
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static void __iomem *bank_irq_reg(struct aspeed_gpio *gpio,
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||||
const struct aspeed_gpio_bank *bank,
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||||
unsigned int reg)
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{
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||||
return gpio->base + bank->irq_regs + reg;
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}
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static int aspeed_gpio_get(struct gpio_chip *gc, unsigned int offset)
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{
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struct aspeed_gpio *gpio = gpiochip_get_data(gc);
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||||
const struct aspeed_gpio_bank *bank = to_bank(offset);
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||||
return !!(ioread32(bank_val_reg(gpio, bank, GPIO_DATA))
|
||||
& GPIO_BIT(offset));
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||||
return !!(ioread32(bank_reg(gpio, bank, reg_val)) & GPIO_BIT(offset));
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||||
}
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static void __aspeed_gpio_set(struct gpio_chip *gc, unsigned int offset,
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@ -232,7 +260,7 @@ static void __aspeed_gpio_set(struct gpio_chip *gc, unsigned int offset,
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void __iomem *addr;
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u32 reg;
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addr = bank_val_reg(gpio, bank, GPIO_DATA);
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||||
addr = bank_reg(gpio, bank, reg_val);
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||||
reg = gpio->dcache[GPIO_BANK(offset)];
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||||
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||||
if (val)
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@ -269,8 +297,8 @@ static int aspeed_gpio_dir_in(struct gpio_chip *gc, unsigned int offset)
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||||
spin_lock_irqsave(&gpio->lock, flags);
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||||
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||||
reg = ioread32(bank_val_reg(gpio, bank, GPIO_DIR));
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||||
iowrite32(reg & ~GPIO_BIT(offset), bank_val_reg(gpio, bank, GPIO_DIR));
|
||||
reg = ioread32(bank_reg(gpio, bank, reg_dir));
|
||||
iowrite32(reg & ~GPIO_BIT(offset), bank_reg(gpio, bank, reg_dir));
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||||
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||||
spin_unlock_irqrestore(&gpio->lock, flags);
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||||
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||||
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@ -291,8 +319,8 @@ static int aspeed_gpio_dir_out(struct gpio_chip *gc,
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|||
spin_lock_irqsave(&gpio->lock, flags);
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||||
__aspeed_gpio_set(gc, offset, val);
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||||
reg = ioread32(bank_val_reg(gpio, bank, GPIO_DIR));
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||||
iowrite32(reg | GPIO_BIT(offset), bank_val_reg(gpio, bank, GPIO_DIR));
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||||
reg = ioread32(bank_reg(gpio, bank, reg_dir));
|
||||
iowrite32(reg | GPIO_BIT(offset), bank_reg(gpio, bank, reg_dir));
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||||
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||||
spin_unlock_irqrestore(&gpio->lock, flags);
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||||
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@ -314,7 +342,7 @@ static int aspeed_gpio_get_direction(struct gpio_chip *gc, unsigned int offset)
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||||
spin_lock_irqsave(&gpio->lock, flags);
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||||
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||||
val = ioread32(bank_val_reg(gpio, bank, GPIO_DIR)) & GPIO_BIT(offset);
|
||||
val = ioread32(bank_reg(gpio, bank, reg_dir)) & GPIO_BIT(offset);
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||||
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||||
spin_unlock_irqrestore(&gpio->lock, flags);
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||||
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||||
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@ -358,7 +386,7 @@ static void aspeed_gpio_irq_ack(struct irq_data *d)
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if (rc)
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return;
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status_addr = bank_irq_reg(gpio, bank, GPIO_IRQ_STATUS);
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||||
status_addr = bank_reg(gpio, bank, reg_irq_status);
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||||
spin_lock_irqsave(&gpio->lock, flags);
|
||||
iowrite32(bit, status_addr);
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@ -378,7 +406,7 @@ static void aspeed_gpio_irq_set_mask(struct irq_data *d, bool set)
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if (rc)
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return;
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addr = bank_irq_reg(gpio, bank, GPIO_IRQ_ENABLE);
|
||||
addr = bank_reg(gpio, bank, reg_irq_enable);
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||||
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||||
spin_lock_irqsave(&gpio->lock, flags);
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||||
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@ -442,17 +470,17 @@ static int aspeed_gpio_set_type(struct irq_data *d, unsigned int type)
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||||
spin_lock_irqsave(&gpio->lock, flags);
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||||
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||||
addr = bank_irq_reg(gpio, bank, GPIO_IRQ_TYPE0);
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||||
addr = bank_reg(gpio, bank, reg_irq_type0);
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||||
reg = ioread32(addr);
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||||
reg = (reg & ~bit) | type0;
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||||
iowrite32(reg, addr);
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||||
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||||
addr = bank_irq_reg(gpio, bank, GPIO_IRQ_TYPE1);
|
||||
addr = bank_reg(gpio, bank, reg_irq_type1);
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||||
reg = ioread32(addr);
|
||||
reg = (reg & ~bit) | type1;
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||||
iowrite32(reg, addr);
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||||
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||||
addr = bank_irq_reg(gpio, bank, GPIO_IRQ_TYPE2);
|
||||
addr = bank_reg(gpio, bank, reg_irq_type2);
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||||
reg = ioread32(addr);
|
||||
reg = (reg & ~bit) | type2;
|
||||
iowrite32(reg, addr);
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@ -477,7 +505,7 @@ static void aspeed_gpio_irq_handler(struct irq_desc *desc)
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|||
for (i = 0; i < ARRAY_SIZE(aspeed_gpio_banks); i++) {
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||||
const struct aspeed_gpio_bank *bank = &aspeed_gpio_banks[i];
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||||
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||||
reg = ioread32(bank_irq_reg(data, bank, GPIO_IRQ_STATUS));
|
||||
reg = ioread32(bank_reg(data, bank, reg_irq_status));
|
||||
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||||
for_each_set_bit(p, ®, 32) {
|
||||
girq = irq_find_mapping(gc->irq.domain, i * 32 + p);
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||||
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@ -549,21 +577,21 @@ static int aspeed_gpio_reset_tolerance(struct gpio_chip *chip,
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|||
unsigned int offset, bool enable)
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||||
{
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||||
struct aspeed_gpio *gpio = gpiochip_get_data(chip);
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||||
const struct aspeed_gpio_bank *bank;
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||||
unsigned long flags;
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||||
void __iomem *treg;
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||||
u32 val;
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||||
bank = to_bank(offset);
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||||
treg = bank_reg(gpio, to_bank(offset), reg_tolerance);
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||||
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||||
spin_lock_irqsave(&gpio->lock, flags);
|
||||
val = readl(gpio->base + bank->tolerance_regs);
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||||
val = readl(treg);
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||||
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||||
if (enable)
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||||
val |= GPIO_BIT(offset);
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||||
else
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||||
val &= ~GPIO_BIT(offset);
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||||
|
||||
writel(val, gpio->base + bank->tolerance_regs);
|
||||
writel(val, treg);
|
||||
spin_unlock_irqrestore(&gpio->lock, flags);
|
||||
|
||||
return 0;
|
||||
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@ -582,13 +610,6 @@ static void aspeed_gpio_free(struct gpio_chip *chip, unsigned int offset)
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|||
pinctrl_gpio_free(chip->base + offset);
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||||
}
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||||
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||||
static inline void __iomem *bank_debounce_reg(struct aspeed_gpio *gpio,
|
||||
const struct aspeed_gpio_bank *bank,
|
||||
unsigned int reg)
|
||||
{
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||||
return gpio->base + bank->debounce_regs + reg;
|
||||
}
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||||
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||||
static int usecs_to_cycles(struct aspeed_gpio *gpio, unsigned long usecs,
|
||||
u32 *cycles)
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||||
{
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@ -666,11 +687,11 @@ static void configure_timer(struct aspeed_gpio *gpio, unsigned int offset,
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|||
void __iomem *addr;
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||||
u32 val;
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||||
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||||
addr = bank_debounce_reg(gpio, bank, GPIO_DEBOUNCE_SEL1);
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||||
addr = bank_reg(gpio, bank, reg_debounce_sel1);
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||||
val = ioread32(addr);
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||||
iowrite32((val & ~mask) | GPIO_SET_DEBOUNCE1(timer, offset), addr);
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||||
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||||
addr = bank_debounce_reg(gpio, bank, GPIO_DEBOUNCE_SEL2);
|
||||
addr = bank_reg(gpio, bank, reg_debounce_sel2);
|
||||
val = ioread32(addr);
|
||||
iowrite32((val & ~mask) | GPIO_SET_DEBOUNCE2(timer, offset), addr);
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||||
}
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||||
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@ -904,9 +925,8 @@ static int __init aspeed_gpio_probe(struct platform_device *pdev)
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||||
/* Populate it with initial values read from the HW */
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||||
for (i = 0; i < banks; i++) {
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||||
const struct aspeed_gpio_bank *bank = &aspeed_gpio_banks[i];
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||||
gpio->dcache[i] = ioread32(gpio->base + bank->val_regs +
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||||
GPIO_DATA);
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||||
void __iomem *addr = bank_reg(gpio, &aspeed_gpio_banks[i], reg_val);
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||||
gpio->dcache[i] = ioread32(addr);
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||||
}
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||||
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||||
rc = devm_gpiochip_add_data(&pdev->dev, &gpio->chip, gpio);
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||||
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