ARM: dts: uniphier: add outer cache controller nodes
Add L2 cache controller nodes for all the UniPhier SoC DTSI. Also, add an L3 cache controller node for PH1-Pro5 DTSI. Signed-off-by: Masahiro Yamada <yamada.masahiro@socionext.com> Signed-off-by: Olof Johansson <olof@lixom.net>
This commit is contained in:
Masahiro Yamada
Olof Johansson
Родитель
3d2ef3b396
Коммит
7c62f299ba
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@ -55,6 +55,7 @@
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device_type = "cpu";
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compatible = "arm,cortex-a9";
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reg = <0>;
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next-level-cache = <&l2>;
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};
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};
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@ -91,6 +92,18 @@
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#size-cells = <1>;
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};
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l2: l2-cache@500c0000 {
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compatible = "socionext,uniphier-system-cache";
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||||
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||||
<0x506c0000 0x400>;
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||||
interrupts = <0 174 4>, <0 175 4>;
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cache-unified;
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cache-size = <(512 * 1024)>;
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cache-sets = <256>;
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cache-line-size = <128>;
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cache-level = <2>;
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};
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serial0: serial@54006800 {
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compatible = "socionext,uniphier-uart";
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status = "disabled";
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@ -56,12 +56,14 @@
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|||
device_type = "cpu";
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compatible = "arm,cortex-a9";
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||||
reg = <0>;
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||||
next-level-cache = <&l2>;
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||||
};
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cpu@1 {
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device_type = "cpu";
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||||
compatible = "arm,cortex-a9";
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||||
reg = <1>;
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||||
next-level-cache = <&l2>;
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||||
};
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||||
};
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@ -98,6 +100,18 @@
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#size-cells = <1>;
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||||
};
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l2: l2-cache@500c0000 {
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||||
compatible = "socionext,uniphier-system-cache";
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||||
reg = <0x500c0000 0x2000>, <0x503c0100 0x4>,
|
||||
<0x506c0000 0x400>;
|
||||
interrupts = <0 174 4>, <0 175 4>;
|
||||
cache-unified;
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||||
cache-size = <(768 * 1024)>;
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||||
cache-sets = <256>;
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||||
cache-line-size = <128>;
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||||
cache-level = <2>;
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||||
};
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||||
serial0: serial@54006800 {
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||||
compatible = "socionext,uniphier-uart";
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||||
status = "disabled";
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@ -56,12 +56,14 @@
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|||
device_type = "cpu";
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||||
compatible = "arm,cortex-a9";
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||||
reg = <0>;
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next-level-cache = <&l2>;
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||||
};
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||||
cpu@1 {
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||||
device_type = "cpu";
|
||||
compatible = "arm,cortex-a9";
|
||||
reg = <1>;
|
||||
next-level-cache = <&l2>;
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||||
};
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||||
};
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@ -98,6 +100,31 @@
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#size-cells = <1>;
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||||
};
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||||
l2: l2-cache@500c0000 {
|
||||
compatible = "socionext,uniphier-system-cache";
|
||||
reg = <0x500c0000 0x2000>, <0x503c0100 0x8>,
|
||||
<0x506c0000 0x400>;
|
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interrupts = <0 190 4>, <0 191 4>;
|
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cache-unified;
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cache-size = <(2 * 1024 * 1024)>;
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cache-level = <2>;
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next-level-cache = <&l3>;
|
||||
};
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l3: l3-cache@500c8000 {
|
||||
compatible = "socionext,uniphier-system-cache";
|
||||
reg = <0x500c8000 0x2000>, <0x503c8100 0x8>,
|
||||
<0x506c8000 0x400>;
|
||||
interrupts = <0 174 4>, <0 175 4>;
|
||||
cache-unified;
|
||||
cache-size = <(2 * 1024 * 1024)>;
|
||||
cache-sets = <512>;
|
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cache-line-size = <256>;
|
||||
cache-level = <3>;
|
||||
};
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||||
serial0: serial@54006800 {
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compatible = "socionext,uniphier-uart";
|
||||
status = "disabled";
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|||
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@ -56,12 +56,14 @@
|
|||
device_type = "cpu";
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||||
compatible = "arm,cortex-a9";
|
||||
reg = <0>;
|
||||
next-level-cache = <&l2>;
|
||||
};
|
||||
|
||||
cpu@1 {
|
||||
device_type = "cpu";
|
||||
compatible = "arm,cortex-a9";
|
||||
reg = <1>;
|
||||
next-level-cache = <&l2>;
|
||||
};
|
||||
};
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@ -120,6 +122,18 @@
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|||
<0x20000100 0x100>;
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||||
};
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||||
l2: l2-cache@500c0000 {
|
||||
compatible = "socionext,uniphier-system-cache";
|
||||
reg = <0x500c0000 0x2000>, <0x503c0100 0x4>,
|
||||
<0x506c0000 0x400>;
|
||||
interrupts = <0 174 4>, <0 175 4>;
|
||||
cache-unified;
|
||||
cache-size = <(512 * 1024)>;
|
||||
cache-sets = <256>;
|
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cache-line-size = <128>;
|
||||
cache-level = <2>;
|
||||
};
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||||
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||||
serial0: serial@54006800 {
|
||||
compatible = "socionext,uniphier-uart";
|
||||
status = "disabled";
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||||
|
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@ -55,6 +55,7 @@
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|||
device_type = "cpu";
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compatible = "arm,cortex-a9";
|
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reg = <0>;
|
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next-level-cache = <&l2>;
|
||||
};
|
||||
};
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||||
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||||
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@ -91,6 +92,18 @@
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|||
#size-cells = <1>;
|
||||
};
|
||||
|
||||
l2: l2-cache@500c0000 {
|
||||
compatible = "socionext,uniphier-system-cache";
|
||||
reg = <0x500c0000 0x2000>, <0x503c0100 0x4>,
|
||||
<0x506c0000 0x400>;
|
||||
interrupts = <0 174 4>, <0 175 4>;
|
||||
cache-unified;
|
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cache-size = <(256 * 1024)>;
|
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cache-sets = <256>;
|
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cache-line-size = <128>;
|
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cache-level = <2>;
|
||||
};
|
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||||
serial0: serial@54006800 {
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compatible = "socionext,uniphier-uart";
|
||||
status = "disabled";
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@ -56,24 +56,28 @@
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device_type = "cpu";
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compatible = "arm,cortex-a9";
|
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reg = <0>;
|
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next-level-cache = <&l2>;
|
||||
};
|
||||
|
||||
cpu@1 {
|
||||
device_type = "cpu";
|
||||
compatible = "arm,cortex-a9";
|
||||
reg = <1>;
|
||||
next-level-cache = <&l2>;
|
||||
};
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||||
cpu@2 {
|
||||
device_type = "cpu";
|
||||
compatible = "arm,cortex-a9";
|
||||
reg = <2>;
|
||||
next-level-cache = <&l2>;
|
||||
};
|
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||||
cpu@3 {
|
||||
device_type = "cpu";
|
||||
compatible = "arm,cortex-a9";
|
||||
reg = <3>;
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||||
next-level-cache = <&l2>;
|
||||
};
|
||||
};
|
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@ -110,6 +114,18 @@
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#size-cells = <1>;
|
||||
};
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||||
l2: l2-cache@500c0000 {
|
||||
compatible = "socionext,uniphier-system-cache";
|
||||
reg = <0x500c0000 0x2000>, <0x503c0100 0x4>,
|
||||
<0x506c0000 0x400>;
|
||||
interrupts = <0 174 4>, <0 175 4>, <0 190 4>, <0 191 4>;
|
||||
cache-unified;
|
||||
cache-size = <(1280 * 1024)>;
|
||||
cache-sets = <512>;
|
||||
cache-line-size = <128>;
|
||||
cache-level = <2>;
|
||||
};
|
||||
|
||||
serial0: serial@54006800 {
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compatible = "socionext,uniphier-uart";
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||||
status = "disabled";
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